VHDL - Saklayıcı tasarımı

Okulda aldığım Bilgisayar Mimarisi dersinde verilen projenin bir kısmını, VHDL dilini öğrenmek isteyenler ya da benim gibi hayatında bir kez kulanmak zorunda bırakılanlar için yayınlamaya karar verdim. Yararlı olacağını düşünüyorum.
Bilgisayar Mimarisi - Proje
MAX-PLUS II' ye giriş
VHDL Donanım Tanımlama Dili
Max plus indirmek ve yardım


Soru-1 :Saklayıcı tasarımı

İşlemci içerisinde 32 bitlik A, B, AR ve IR, 1 bitlik C ve Z olmak üzere farklı saklayıcılar içermektedir.Genel n-bitlik saklayıcının blok gösterimi Şekil 5 de verilmektedir. Saklayıcının girişleri saat (clk), silme (clr) yükleme(ld) işaretleri ile n-bit giriş verisinden oluşmaktadır. Çıkıs ise sadece n-bitlik veri çıkışıdır. Buna göre 32 bitlik saklayıcıları VHDL kullanarak gerçekleyiniz.




library ieee;
use ieee.std_logic_1164.all;

entity IR_register is
port(
d: in std_logic_vector(31 downto 0);
ld: in std_logic;
clk: in std_logic;
clr: in std_logic;
do: out std_logic_vector(31 downto 0)
);
end IR_register;

architecture behaviour of IR_register is
begin
process(clk)
begin
if clk='1' then
if ld='1' and clr='0' then
do<=d;
elsif ld='0' and clr='1'then
do<= d xor d;
elsif ld='1' and clr='1' then
do<= d xor d;
end if;
end if;
end process;
end behaviour;